Die GALs für den Betrieb der PAK mit 16 MHz
(synchroner Takt) werden nicht mehr weiter gepflegt, da mangelndes
Interesse vorliegt und die FRAK nur ab 32 MHz aufwärts einsetzbar
ist. Im folgenden werden die 16 MHz GALs deshalb nicht mehr
berücksichtigt.
Für U1 und U2 sollte man bei 50 MHz 10ns-GALs
nehmen, für die restlichen GALs reichen 15ns.
Zuerst die Kurzübersicht für die, die
nur ein Update machen wollen. Im Anschluß die ausführliche
Erläuterung direkt von Holger Zimmermann:
GAL |
PAK pur |
mit PuPla/? |
mit FRAK/? |
mit PuPla/? und FRAK/? |
U1 |
P13_50d |
U2 |
P2_51 |
U4 |
P4_50a |
P4_51 |
P4_50a |
P4_51 |
U5 |
P5_50a |
U6 |
P6_ST |
P6_ST |
P6_F04 |
P6_F04 |
U1 |
-
Abhängig vom Prozessortyp (68020 oder 68030).
-
Bedingt abhängig vom PAK-Takt (bestimmt Timing für L2-Cache
und ROM). Dauer der Buszyklen (as_20 aktiv) L2: 3 CPU-Clocks,
PAK-ROM: 6 CPU-Clocks. Das bedeutet für die ROMs bei 32MHz:
180ns, bei 50MHz: 120ns Zugriffszeit. Mit speziellen GALs
geht es auch schneller, passende ROMs vorausgesetzt.
-
Beide GALs funktionieren mit FRAK/1, FRAK/2 oder PAK pur.
Bei 50 MHz wird für U1 ein 10ns-GAL empfohlen.
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ID |
Beschreibung |
P13_50d |
für 68030 (L2 3clk, ROM 6clk) |
P12_32a |
für 68020 (L2 3clk, ROM 6clk) |
|
U2 |
-
Keine Abhängigkeiten.
-
Bisher waren die Schreibsignale für die SRAMS nur
solange aktiv, wie das Strobe-Signal (aus U4) anstand.
Seit P4_50a war dieses Signal nur noch einen
8-MHz-Halbtakt aktiv, sonst gab es Fehler bei read
miss, wenn die CPU bereits den nächsten Buszyklus
gestartet hatte, während as_00 noch vom vorhergehenden
Buszyklus aktiv war. Allerdings müssen die Daten aus
dem ST-RAM jetzt schon früher stabil sein (60ns bei 8
MHz). Mit langsamen RAM-Chips (besonders bei 12 MHz
Mainboardtakt) oder 3MByte-Bastellösungen kann das
schiefgehen. Dann bleibt nur: Das ST-RAM mit neuen
Chips schneller machen oder unter Verzicht auf 12 MHz
Boardtakt.
-
Seit Okt.98 neu:
Schreibsignale für die SRAMS bleiben
über das Strobe-Signal (aus U4) hinaus aktiv, bis
as_20 inaktiv wird. Auswirkungen: Jetzt laufen auch
langsame (ST-)RAMs auf schnellen (12 MHz) Mainboards.
Bei 50 MHz wird für U2 ein 10ns-GAL empfohlen.
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ID |
Beschreibung |
P2_51 |
ist das neue Standard-GAL |
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U4 |
-
Abhängig davon, ob mit oder ohne PuPla/?. Die alte
Abhängigkeit vom Taktverhältnis besteht jetzt
(in Verbindung mit P2_51) nicht mehr.
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Seit P4_50 ist das Signal q1 kürzer (Strobe für
den L2-Cache, geht zum GAL U2). Sonst gab es Fehler
bei read miss, wenn die CPU bereits den nächsten
Buszyklus gestartet hatte, während as_00 noch vom
vorhergehenden Buszyklus aktiv war. Die damit
verbundenen Probleme mit langsamen RAMs oder mit
12 MHz Boards wurden jetzt durch Änderung in U2
(s.o.) behoben.
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Buserror und Autovektor-Interrupt führten bisher
zu einem verkürzten Mainboardzyklus. In diesen
Fällen war der kürzest mögliche Mainboard-Zyklus
nur einen Halbtakt lang. Beim VBL-Interrupt war
z.B. as_00 nur zwei Halbtakte aktiv, im Vergleich
zu mindestens 5 Halbtakten bei einem "echten"
68000er. Dieses Verhalten war übrigens schon bei
der PAK/2 so.
-
Seit Okt.98 neu:
Mit P4_51 führen Buserror und Autovektor-Interrupt
jetzt zu einem Mainboard-Zyklus mit mindestens 3
Halbtakten (immer noch schneller als ein 68000er,
hört aber jetzt mit der gleichen Flanke des Taktsignals
auf). Und noch etwas: Falls bei einem Zugriff in den
Bereich, den der L2-Cache abdeckt, ein Buserror auftrat,
wurden die (Schrott-)Daten trotzdem in den L2-Cache
übernommen. Das hatte zwar keine Auswirkungen, weil
dieser Fall beim ST nicht vorkommt. Aber prinzipiell
war das nicht richtig, weswegen das gleich mit behoben
wurde.
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Und jetzt der Haken an der Sache: Leider funktioniert
das Ganze nur in Verbindung mit einer PuPla/?, weshalb
bei einer PAK ohne PuPla/? weiterhin P4_50a benutzt
werden muß.
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ID |
Beschreibung |
P4_51 |
falls mit PuPla/? |
P4_50a |
falls ohne PuPla/? |
|
U5 |
-
Keine Abhängigkeiten.
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Die "Sicherheitslücke" im alten V5_32
wurde beseitigt. Theoretisch war es möglich,
daß bgack_20 erst dann aktiv wurde, nachdem br_00
(=br_20) bereits wieder deaktiviert wurde. Das
Ganze hängt ab vom br_00-Timing. Da dieses aber
aus dem 8MHz-Takt abgeleitet wird, konnte ich
diesen Unfall in der Praxis nie beobachten. Aber
sicher ist sicher! Randeffekt: Da jetzt für die
CPU br_20 in jedem Fall noch lang über bgack_20
hinaus ansteht, versucht diese eine Neuarbitrierung
(bg_20 wird deaktiviert und erneut aktiviert). Dies
wird aber von der Statemachine ignoriert, also kein
Problem.
-
Noch mehr Sicherheit: Die Statemachine wartet nach
Ende eines DMA-Zyklus noch einen 8MHz-Takt länger,
bis die CPU wieder ran darf. Dabei doppelte Abfrage,
ob bgack_00 auch ganz sicher deaktiviert wurde.
Kleiner Nachteil: Etwas Zeit verschenkt.
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ID |
Beschreibung |
P5_50a |
ist das aktuelle Standard-GAL |
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U6 |
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Abhängig davon, ob eine FRAK/? auf der PAK sitzt.
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Neuerungen gab es nur im Zusammenhang mit der FRAK.
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Dieses GAL ist zuständig für die Adressdekodierung
auf der PAK. Mit aufgesetzter FRAK müssen jetzt bei
einigen Signalen auch Adressleitungen oberhalb a23
berücksichtigt werden, die aber nicht an dieses GAL
geführt sind. Die Lösung: Die betreffenden Ausgänge
dieses GALs werden hochohmig geschaltet, die
benötigten Signale kommen stattdessen über den 19pol.
Stecker CON1 aus dem GAL F6 von der FRAK, wo die
höheren Adressleitungen anliegen. Wer hier zum
falschen GAL greift, hat entweder zwei GALs, die
gegeneinander kämpfen oder zwei Signale, die "in
der Luft hängen". Beides würde für Bombenstimmung
sorgen.
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Seit Jun.97 neu: Bisher hat die FRAK einen Buserror
ausgelöst, wenn der RAM-Test beim Kaltstart am Ende
des TT-RAMs angekommen war. Jetzt gibt es keinen
Buserror mehr, stattdessen wird das TT-RAM nochmal
gespiegelt. Der RAM-Test erkennt das ebenfalls als
Abbruchkriterium. Vorteil: Es besteht keine Gefahr
mehr, daß durch unsaubere Adress-Signale ein Buserror
ausgelöst werden kann.
Achtung: Ist bei der FRAK/2 Standard, eine FRAK/1
benötigt aktuelle GALs!
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Seit Okt.98 neu:
Bisher kamen zwei Signale (!csp_19 und !ciin) aus dem
GAL F6 auf der FRAK. Jetzt ist es nur noch eines
(!csp_19), das andere (!ciin) kommt wieder aus P6 auf
der PAK. Vorteil: Ist unempfindlicher gegenüber
Störungen auf der Masseleitung.
Achtung: Die gefädelte Verbindung von U6 Pin 17
an CON1 Pin 2 auf der PAK, die bisher noch benötigt
wurde, entfällt jetzt. Wo diese Verbindung noch von
den alten GALs her besteht, muß sie unbedingt entfernt
werden! Dies ist ein beliebter Fehler bei der
Umrüstung der PAK auf diesen neuen GAL-Stand.
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ID |
Beschreibung |
P6_ST |
für PAK ohne FRAK/? |
P6_F04 |
für PAK mit FRAK/? |
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U3 |
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Abhängig von der PAK-Platinenversion.
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Ist für den Betrieb eines 68000ers auf der PAK nötig
(mit J6 offen), ohne 68000er braucht dieses GAL nicht
bestückt zu werden (dann muß allerdings J6 gesteckt
werden).
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Bei der alten Platinenversion (PAK/3-030) müssen
noch einige Leitungen gefädelt werden, da das Layout
nur die Versorgung des GALs mit Vcc und GND vorsieht.
Die neue Platinenversion (PAK/3-030A) enthält alle
nötigen Verbindungen, aber mit einem anderen Pinout!
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ID |
Beschreibung |
P3_PUK |
für PAK/3-030-Layout (mit Fädelei) |
P3_PUK_A |
für PAK/3-030A-Layout |
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